Verilog 검색 결과

10 개의 검색 결과가 있습니다.

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[Verilog] 벡터, 배열, 숫자표현, Concatenation, Replication

이번 포스트에서는 Verilog 코드 작성 관련해 앞서 설명하지 못했었던 부분들을 좀 모아서 정리해보려고 합니다. 바로 정리해볼게요. - 벡터 module example( input wire [3:0] a, input wire [3:0] b, output reg [7:0] result ); a나 b, result 앞에 대괄호로 표현된 부분들은 굳이 설명을 하지 않고 계속 사용을 해왔었는데요. 당연히 아시겠지만 Vector로 Verilog에서는 bit크기로 이해하실 수 있습니다. 이는 [데이터타입][[최상위 비트 : 최하위 비트]][변수명] 꼴로 선언하면 되고 위의 예시에서는 4-bit짜리 a, 4-bit짜리 b input과 8-bit짜리 result output을 선언한 것이죠. - 배열 module e..

2022. 8. 28. 00:08

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[Verilog] 연산자(Operator)

이번 포스트에서는 Verilog에서의 연산자에 대해서 정리해보도록 할게요. 연산자 같은 경우는 설명할 부분이 많지 않아서 모아서 정리해놓고 간간히 필요할 때 찾아 사용해도 좋을 것 같습니다. - 산술 연산자(Arithmetic Operator) Operator Description a + b a plus b a - b a minus b a * b a muliplied by b a / b a divided by b a % b a modulo b a ** b a to the power by b 산술 연산자는 너무나 잘 알고 있는 부분이죠. 더하기, 빼기, 곱하기, 나누기 이외에 %는 나머지를 구하는 연산자, a**b는 a의 b제곱 연산을 의미합니다. 간단하게 코드를 짜서 결과를 확인해볼까요? module o..

2022. 8. 28. 00:07

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[Verilog] Loop문 - forever, repeat, while, for

앞서 if~else 문과 case문에 대해서 알아봤고 이번에는 Verilog에서의 반복문에 대해서 살펴봅시다. - forever 문 forever begin code to execute; end forever문은 위와 같은 꼴로 작성을 하게 되는데 이렇게 하면 영원히(forever) 반복하는 반복문이 되게 됩니다. 이 forever문은 보통 Testbench에서 clock을 생성할 때 사용하게 되는데 한번 5ns마다 Toggle되는 즉, 10ns의 Clock을 만들어봅시다. initial begin clk = 1'b0; forever begin clk = #5 ~clk ; end end clk의 초기값을 초기에 한번 실행되는 inital 문으로 0으로 잡아주고 forever문 안에서 #5(# delay)..

2022. 8. 28. 00:06

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[Verilog] if~else/case 문

이번에는 코드를 작성 시 많이 사용되는 조건문인 if~else, case 문에 대해서 정리해보겠습니다. if~else나 case는 c언어를 공부했다면 이미 알고 있을테고 크게 다른 점이 없기 때문에 이번 포스트는 간단하게만 정리하고 넘어가도록 할게요. - if ~ else 문 if(condition 1) code to execute; else if(condition 2) code to execute; ... else if(condition n) code to execute; else code to execute; if ~ else문은 잘 알고있다시피 조건이 맞다면 그 문장을 실행하고 아니라면 else if로 가서 다른 조건을 검사하거나 else로 가서 문장을 실행하게 됩니다. 그런데 Verilog에서 이..

2022. 8. 28. 00:05

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[Verilog] Blocking(=), Non-Blocking(<=) Assignment

공부하면서 Verilog 코드를 보게 되면 수식을 a = b가 아닌 a

2022. 8. 28. 00:05

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[Verilog] 할당(Assignment) - assign, always, initial

이번 포스트에서는 Verilog에서의 할당과 관련해 정리해보려고 합니다. Verilog 할당문에는 연속적 할당(Continuous Assignment)과 절차적 할당(Procedural Assignment)이 존재하는데요. 연속적, 절차적이라는 단어에서 느낌이 오듯이 연속적 할당은 특별한 조건 없이 연속적으로 이루어지는 할당인 반면 절차적 할당의 경우 어떤 절차, 조건이 만족됐을 때, 할당이 되는 방식으로 볼 수 있습니다. 한번 자세히 살펴봅시다. - 연속적 할당(Continuous Assignment) 연속적 할당의 경우, 우변의 값에 변화가 있을 때마다 좌변에 할당을 해주게 됩니다. 즉, 우변 값이 변하게 되는 순간에 좌변에 할당이 되는 것이죠. 그러면 이전 포스트에서 공부했었던 wire와 reg와 ..

2022. 8. 28. 00:04

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[Verilog] 인스턴스화(Instantiation)

저번 포스트에서 module에 대해 공부하면서 하나의 .v파일에서 하나의 module만을 선언할 수 있다고 했고 여러개의 module을 사용하려면 여러개의 .v파일에서 각각 선언해야 한다고 했었습니다. 또 이후에 여러개의 module을 합칠 때는 top module을 생성해서 module들을 합치는 Instantiation 과정을 거친다고 했는데요. Instantiation을 어떻게 할 수 있는지 정리해보고 갑시다. - Instantiation 설계자가 module_a.v 파일에 module a를 선언했고 module_b.v파일에 module b를 선언했다고 가정합시다. 이를 top.v 파일 top module에서 Instantiation을 하고 싶은데 이 때 top module에 module a, mo..

2022. 8. 28. 00:03

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[Verilog] 모듈(Module), 포트(Port)

이번 Verilog 세번째 포스트에서는 Module과 Port에 대해서 정리해보도록 하겠습니다. - Module Verilog를 이용해 설계를 진행할 때는 Module 단위로 설계를 진행하게 됩니다. 즉, Module이라는 것은 Verilog 설계 시의 기본단위라고 볼 수가 있는데요. 따라서 어떤 Verilog 코드를 보더라도 module로 시작해서 endmoudle로 끝나는 것을 보실 수가 있습니다. module d_flipflop(//module 선언 input wire i_clk,//input 선언 input wire i_rst_n, input wire d, output reg q//output 선언 ); always @(posedge i_clk or negedge i_rst_n) begin//회로..

2022. 8. 28. 00:02

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[Verilog] 조합회로, 순차회로 / 동기, 비동기

이번 Verilog 두번째 포스트도 이론적인 부분을 좀 살펴볼텐데요. 조합회로(Combinational Logic)과 순차회로(Sequential Logic)에 대한 내용과 동기식(Synchronous), 비동기식(Non-Synchronous)에 대한 내용이 되겠습니다. 이 부분을 잘 파악해야 Verilog를 이용해 무언가를 설계할 때, 생각하면서 코드를 작성할 수 있기 때문에 정리해봤습니다. - 조합회로(Combinational Logic) 조합회로는 일정시점의 출력값이 일정시점의 입력값에 의해서만 결정되는 논리회로입니다. 예를 들어 위의 Combinational Logic이 무엇인지는 모르지만 AND Gate라고 했을 때, 당연히 INPUT1, INPUT2가 모두 1이 될 때, 1이라는 OUTPUT이..

2022. 8. 28. 00:01