[Verilog] 모듈(Module), 포트(Port)

이번 Verilog 세번째 포스트에서는 Module과 Port에 대해서 정리해보도록 하겠습니다. - Module Verilog를 이용해 설계를 진행할 때는 Module 단위로 설계를 진행하게 됩니다. 즉, Module이라는 것은 Verilog 설계 시의 기본단위라고 볼 수가 있는데요. 따라서 어떤 Verilog 코드를 보더라도 module로 시작해서 endmoudle로 끝나는 것을 보실 수가 있습니다. module d_flipflop(//module 선언 input wire i_clk,//input 선언 input wire i_rst_n, input wire d, output reg q//output 선언 ); always @(posedge i_clk or negedge i_rst_n) begin//회로..